求助 簡(jiǎn)單狀態(tài)機(jī)

jimmyixy

同時(shí)監(jiān)聽兩個(gè)信號(hào)A，B
如果A先到B后到 stat = 1；
如果B先到A后到 stat = 2；
死循環(huán)監(jiān)聽

用verilog時(shí)遇到的問題，流程上跟c不太一樣。
懂的朋友指教下 謝謝。
補(bǔ)充：
先到后到的意思是上升沿觸發(fā)

qiufengye00

懂的朋友指教下

cjaizss

暈,發(fā)在C版
硬件沒有死循環(huán)這一說
reg A1;
reg B1;
always@(negedge nrst or posedge clk)
if(!nrst) begin
     A1<=1'b1;
      B1<=1'b1;
    end
else  begin
     A1<=A;
      B1<=B;
    end

always@(negedge nrst or posedge clk)
if(!nrst) begin
...
end
else begin
  ...
if(A&(!A1))
  stat <= 1;
else if(B&(!B1))
   stat<=2;
...
end

補(bǔ)充說明一下:這是RTL的,不是仿真的,仿真的可以簡(jiǎn)單的多

cjaizss

暈,發(fā)在C版
硬件沒有死循環(huán)這一說
reg A1;
reg B1;
always@(negedge nrst or posedge clk)
if(!nrst)  ...
cjaizss 發(fā)表于 2010-12-29 15:10

    同時(shí)上沿,A優(yōu)先

jimmyixy

回復(fù) 4# cjaizss

1. module kncounter (DINA, DINB, DINC, CLR, COUT);
   
2. input CLR, DINA, DINB, DINC;
   
3. output[31:0] COUT;
   
4. reg[31:0] COUT;
   
5. reg[1:0] STAT;
   
6. initial begin
   
7. assign STAT = 2'b00;
   
8. end
   
9. 
   
10. parameter Add = 2'b10, Sub = 2'b01, Jmp = 2'b11;
    
11. always @(posedge CLR)
    
12. begin
    
13.         COUT <= 0;
    
14. end
    
15. always @(posedge DINA or posedge DINB)
    
16. begin
    
17.         if(DINA)
    
18.                 begin
    
19.                         STAT = (STAT | Add) ;                               
    
20.                 end
    
21.         if(DINB)
    
22.                 begin
    
23.                          STAT = (STAT | Sub);
    
24.                 end
    
25.         case(STAT)
    
26.                 Add: begin
    
27.                                 COUT = COUT + 1;
    
28.                                 STAT = 2'b11;
    
29.                         end       
    
30.                 Sub: begin
    
31.                                 COUT = COUT - 1;
    
32.                                 STAT = 2'b11;
    
33.                         end
    
34.                 Jmp: begin
    
35.                                 STAT = 2'b00;
    
36.                         end
    
37.         endcase
    
38. end
    
39. endmodule

復(fù)制代碼

ERROR:Xst:899 - kncounter.v line 25: The logic for <STAT> does not match a known FF or Latch template.
ERROR:Xst:899 - kncounter.v line 25: The logic for <COUT> does not match a known FF or Latch template
斑竹大大看看我這個(gè)為啥報(bào)這個(gè)錯(cuò)��？

cjaizss

回復(fù)  cjaizss ERROR:Xst:899 - kncounter.v line 25: The logic for  does not match a known FF or Latch ...
jimmyixy 發(fā)表于 2010-12-29 15:32

    以后有問題到我的CPU版去發(fā)吧,在C版回這個(gè)挺搞的.
又是這個(gè)posedge又是那個(gè)posedge的,你能想的出來你的這個(gè)硬件長(zhǎng)什么樣的嗎?
  可能你是初學(xué)者,不太會(huì)寫RTL可綜合的代碼,建議先從用門電路來搭建你需要的電路,要做到寫verilog的時(shí)候就可以在腦子里面把這個(gè)電路給編譯出來,你這個(gè)電路完全編譯不出來.

jimmyixy

回復(fù) 6# cjaizss


    我純屬趕鴨子上架，verilog剛學(xué)兩天。
做這個(gè)的原因是我們的旋轉(zhuǎn)編碼器頻率太高電腦處理不過來
想把計(jì)數(shù)這部分弄到FPGA板子上。
手頭上有塊xilinx的古董，所以就……
要不您給指點(diǎn)下這可逆計(jì)數(shù)器的框架吧

cjaizss

以后有問題到我的CPU版去發(fā)吧,在C版回這個(gè)挺搞的.
又是這個(gè)posedge又是那個(gè)posedge的,你能想的出 ...
cjaizss 發(fā)表于 2010-12-29 15:40

    我一向覺得學(xué)習(xí)數(shù)字設(shè)計(jì)直接從verilog學(xué)起很不好,真的很不好.完全不明白數(shù)字設(shè)計(jì)的原理,那么后面的復(fù)雜設(shè)計(jì)根本是做不了了.建議,還是從門電路搭建開始學(xué)起,先用verilog把dff,latch,tff,and,or,Decoder, Encoder, MUX,comparator...搭一編再說

cjaizss

回復(fù)  cjaizss


    我純屬趕鴨子上架，verilog剛學(xué)兩天。
做這個(gè)的原因是我們的旋轉(zhuǎn)編碼器頻率太高電 ...
jimmyixy 發(fā)表于 2010-12-29 15:48

    那我覺得你八成短期搞不定這個(gè)項(xiàng)目,數(shù)字設(shè)計(jì)可比C語言難入門多了

cjaizss

不過如果你的功能只需要如此簡(jiǎn)單,那么
我倒可以說一下
我先把你剛才代碼的問題說一下:
主要有兩個(gè):
1.這么多時(shí)鐘供給一個(gè)latch/ff,這是不可能的
2.多處信號(hào)驅(qū)動(dòng)一個(gè)寄存器
你先把你的功能說說吧,我?guī)湍愀囊幌?/td>