龍芯3A 開發(fā)手冊 2010-06-25

劉世偉

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2010-10-14 10:23 上傳

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龍芯3A開發(fā)文檔

目錄
                           1
龍芯3A處理器用戶手冊        1
   多核處理器架構、寄存器描述與系統(tǒng)軟件編程指南        1
   1.0版        1
目錄        I
圖目錄        V
表目錄        I
                           3
第一部分        3
   多核處理器架構、寄存器描述        3
1 概述        1
1.1   龍芯系列處理器介紹        1
1.2   龍芯3A簡介        3
2 系統(tǒng)配置與控制        5
   芯片工作模式        5
   控制引腳說明        5
1.3   Cache一致性        6
   系統(tǒng)節(jié)點級的物理地址空間分布        7
1.4   地址路由分布與配置        8
   芯片配置及采樣寄存器        16
3 GS464處理器核        19
4 二級Cache        21
5 矩陣轉置模塊        23
6 處理器核間中斷與通信        26
7 I/O中斷        28
8 DDR2/3 SDRAM控制器配置        31
   DDR2 SDRAM控制器功能概述        31
   DDR2 SDRAM讀操作協(xié)議        31
1.5   DDR2 SDRAM寫操作協(xié)議        32
   DDR2 SDRAM參數(shù)配置格式        33
9 HyperTransport控制器        76
   HyperTransport協(xié)議支持        78
   HyperTransport中斷支持        79
   HyperTransport地址窗口        80
1.5.1 HyperTransport空間        80
1.5.2 HyperTransport控制器內(nèi)部窗口配置        80
   配置寄存器        81
1.5.3 Bridge Control        83
1.5.4 Capability Registers        83
1.5.5 自定義寄存器        85
1.5.6 接收地址窗口配置寄存器        86
1.5.7 中斷向量寄存器        87
1.5.8 中斷使能寄存器        89
1.5.9 Interrupt Discovery & Configuration        90
1.5.10 POST地址窗口配置寄存器        91
1.5.11 可預取地址窗口配置寄存器        92
1.5.12 UNCACHE地址窗口配置寄存器        93
1.5.13 HyperTransport總線配置空間的訪問方法        94
   HyperTransport多處理器支持        95
10 低速IO控制器配置        97
   PCI/PCI-X控制器        97
   LPC控制器        102
   UART控制器        103
1.5.14 數(shù)據(jù)寄存器（DAT）        104
1.5.15 中斷使能寄存器（IER）        104
1.5.16 中斷標識寄存器（IIR）        104
1.5.17 FIFO控制寄存器（FCR）        105
1.5.18 線路控制寄存器（LCR）        105
1.5.19 MODEM控制寄存器（MCR）        106
1.5.20 線路狀態(tài)寄存器（LSR）        107
1.5.21 MODEM狀態(tài)寄存器 （MSR）        108
1.5.22 分頻鎖存器        109
   SPI控制器        109
1.5.23 控制寄存器（SPCR）        109
1.5.24 狀態(tài)寄存器（SPSR）        110
1.5.25 數(shù)據(jù)寄存器（TxFIFO）        110
1.5.26 外部寄存器（SPER）        110
1.6   IO控制器配置        112
                           115
第二部分        115
   系統(tǒng)軟件編程指南        115
11 中斷的配置及使用        116
   中斷的流程        116
   中斷路由及中斷使能        116
1.6.1 中斷路由        117
1.6.2 中斷使能        119
   中斷分發(fā)        120
12 串口的配置及使用        122
   可選擇的串口        122
   PMON的串口配置        122
   Linux內(nèi)核的串口配置        123
13 EJTAG調試        125
   EJTAG介紹        125
   EJTAG工具使用        126
1.6.3 環(huán)境準備        126
1.6.4 PC采樣        126
1.6.5 讀寫內(nèi)存        126
1.6.6 執(zhí)行說明        127
1.6.7 在線GDB調試        131
14 地址窗口配置轉換        132
   一二級交叉開關地址窗口配置方法        132
   一級交叉開關地址窗口        132
   一級交叉開關地址窗口配置時機        134
   二級交叉開關地址窗口        135
   對地址窗口配置的特別處理        136
   HyperTransport地址窗口        137
1.6.8 處理器核對外訪問地址窗口        137
1.6.9 外部設備對處理器芯片內(nèi)存DMA訪問地址窗口        138
1.6.10 低速設備地址窗口        138
   地址空間配置實例分析        139
1.6.11 一級交叉開關實例1        139
1.6.12 一級交叉開關實例2        141
1.6.13 二級交叉開關實例1        141
1.6.14 二級交叉開關實例2        142
15 系統(tǒng)內(nèi)存空間分布設計        144
    系統(tǒng)內(nèi)存空間        144
    系統(tǒng)內(nèi)存空間與外設DMA空間映射關系        146
    系統(tǒng)內(nèi)存空間的其它映射方法        147
16 X系統(tǒng)的內(nèi)存分配        148
圖目錄
圖1‑1龍芯3號系統(tǒng)結構        1
圖1‑2龍芯3號節(jié)點結構        2
圖1‑3龍芯3A芯片結構        4
圖3‑4 GS464結構圖        20
圖7‑5龍芯3A處理器中斷路由示意圖        28
圖8‑6 DDR2 SDRAM行列地址與CPU物理地址的轉換        31
圖8‑7 DDR2 SDRAM讀操作協(xié)議        32
圖8‑8 DDR2 SDRAM寫操作協(xié)議        32
圖9‑9龍芯3號中HT協(xié)議的配置訪問        95
圖9‑10四片龍芯3號互聯(lián)結構        95
圖9‑11兩片龍芯3號8位互聯(lián)結構         96
圖9‑12兩片龍芯3號16位互聯(lián)結構         96
圖10‑13 配置讀寫總線地址生成        101
圖11‑14 3A-690e中斷流程圖        116
圖11‑15 龍芯3A處理器中斷路由示意圖        117
圖13‑16 EJTAG調試系統(tǒng)        125
圖16‑17顯卡處理圖像顯示的過程        148

表目錄
表2‑1 控制引腳說明        5
表2‑2 節(jié)點級的系統(tǒng)全局地址分布        7
表2‑3 節(jié)點內(nèi)的地址分布        8
表2‑4 節(jié)點內(nèi)的地址分布        8
表2‑5 一級交叉開關地址窗口寄存器表        9
表2‑6 2級XBAR處，標號與所述模塊的對應關系        15
表2‑7 MMAP字段對應的該空間訪問屬性        15
表2‑8二級XBAR地址窗口轉換寄存器表        15
表2‑9二級XBAR缺省地址配置        16
表2‑10芯片配置寄存器（物理地址0x1fe00180）        16
表2‑11 芯片采樣寄存器（物理地址0x1fe00190）        17
表4‑12 二級Cache鎖窗口寄存器配置        22
表5‑13 矩陣轉置編程接口說明        23
表5‑14 矩陣轉置寄存器地址說明        24
表5‑15 trans_ctrl寄存器的各位解釋        24
表5‑16 trans_status寄存器的各位解釋：        25
表6‑17處理器核間中斷相關的寄存器及其功能描述        26
表6‑18 0號處理器核核間中斷與通信寄存器列表        26
表6‑19 1號處理器核的核間中斷與通信寄存器列表        26
表6‑20 2號處理器核的核間中斷與通信寄存器列表        27
表6‑21 3號處理器核的核間中斷與通信寄存器列表        27
表7‑22中斷控制寄存器        28
表7‑23 IO控制寄存器地址        29
表7‑24中斷路由寄存器的說明        29
表7‑25中斷路由寄存器地址        29
表8‑26 DDR2 SDRAM配置參數(shù)寄存器格式        33
表9‑27 HyperTransport總線相關引腳信號        76
表9‑28 HyperTransport接收端可接收的命令        78
表9‑29 兩種模式下會向外發(fā)送的命令        79
表9‑30 默認的4個HyperTransport地址窗口的地址        80
表9‑31 龍芯3號處理器HyperTransport接口地址窗口分布        80
表9‑32龍芯3號處理器HyperTransport接口中提供的地址窗口        81
表9‑33本模塊中所有軟件可見寄存器        82
表10‑34 PCIX控制器配置頭        97
表10‑35 PCI控制寄存器        98
表10‑36 PCI/PCIX總線請求與應答線分配        101
表10‑37 LPC控制器地址空間分布        102
表10‑38 LPC配置寄存器含義        103
表10‑39 IO控制寄存器        112
表10‑40寄存器詳細描述        113
表11‑41中斷路由寄存器的說明        118
表11‑42中斷路由寄存器地址        118
表11‑43中斷控制位連接及屬性配置

erazy0

路過，混分。。。