求兩道體系結構題的解法和答案��！急！

西任

各位大蝦，幫忙解決一下考研例題，實在不會。請幫忙給一些解法和答案，多謝了！
1、如果不考慮 memory cache 的 miss， 有一個 CPI(clock cycles per instruction 指令的平均時鐘數) 為2的處理器。這個處理器的cache miss 的 penalty 為100個時鐘。當這個處理器在執(zhí)行完一個程序之后，指令cache的miss率為2%，數據cache的miss率為4%。另外，數據訪問指令的出現(xiàn)頻率是40%。那么，如果考慮memory cache 的話，請求此時的CPI。



2、有一個擁有取指令，解碼指令，執(zhí)行運算，訪問內存，寫入結果 5個段流水線構造的CPU。當讀取內存指令，寫入內存的指令的出現(xiàn)頻率分別為18% ，8%，從內存中讀出來的數據在下一個指令被利用的概率是50%。
請問，當指令memory和數據memory 不區(qū)分開來時，訪問內存1個時鐘周期時，無法取指令，這是一種什么現(xiàn)象。另外，此時的CPI如何變化。

duanlin

1 (k*2 + 2%k*100 + 40%4%k*100) / k = 4.16
2 訪存占總線，無法使用總線取指令。等上個訪存的指令進下個cycle, 此時總線可用，才開始取指令所以多一個cycle，cpi = cpi+1

不確定對不對

西任

回復 2# duanlin

十分感謝！